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| 具有变化意识的实用DFM设计方法 |
| 2008年5月23日 10:15
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在过去数十年中，IC设计方法经历了几次发展的拐点。目前我们正面临又一个拐点，在这个拐点设计师需要在设计中具有更强的预测能力以弥补制造工艺如光刻和蚀刻工艺中产生的变化。在90纳米以下工艺， GDSII图形中的正方形和长方形被转换成硅片上的等高线。但是，无论对这些理想的形状采取了多少种OPC/RET方法，他们都将转换成等高线，并因此而改变了芯片有源和无源层的特性。这种可变性在整个工艺窗内变得更严重，因为设计实现和分析是基于理想的GDSII形状，设计阶段和实际的晶圆之间存在巨大的差异。随着几何尺寸的缩小，性能变化将进一步加剧。
DFM要求硅片等高线预测
忽视可变性的结果是不可预测性、更低的良品率和更低的性能。将可预测性带入到设计中并针对良品率和性能进行优化的方法就是通过将硅片的等高线带入到设计阶段，然后分析设计可能的灾难性结果以及参数失效来解决可变性问题。这是一个真正可制造设计方法的基础。
在65纳米工艺节点，器件的尺寸远远小于用于光刻的光波长，两维形状效应开始影响到晶体管的特性。在电路仿真的设计期间，必须解决多晶栅的形状效应和扩散。由于扩散的几何尺寸可以达到栅长度的两倍，因此在计算这些晶体管的电流时，包含窄宽度效应很重要。这些窄宽度效应是因为STI边沿几何尺寸、应力和沿着沟道宽度方向上掺杂分布不均匀造成。这些效应对器件电流有很大的影响，驱动电流的差异可以达到30%，关断电流超过两倍。利用器件宽度上的准确电流密度模型以及对器件开关的详细知识，我们可以预测出与实际的硅测试紧密相关的两维晶体管形状的电流值。
利用包含了掩模生成流程的紧凑模型可以预测出器件形状。与只提取光刻系统行为的传统光刻仿真模型不同，这种紧凑模型将整个制造过程包含在内，包括重新制定目标、辅助特性、PSM、OPC以及如图1所示的光刻效应。
在不同的工艺点(聚焦、曝光)使用这种紧凑模型可以得到预测多晶栅层的硅等高线。利用有源层模型还可以从扩散层获得等高线。这种系统性的形状变化将导致晶体管吸收电流的改变，为了实现精确电路仿真，我们必须预测这种电流的改变。
图1：右边的紧凑模型囊括了左侧的整个掩模生成流程，它可以用来从画版图开始预测硅片的等高线。
图2显示的DFM流程采用 了基于模型的可制造性设计检查器(DMC)。这种检查器可以检测到传统的DRC检测可能遗漏的可制造性问题，而且检测时间只有基于OPC和光刻仿真等其它推荐解决方案的一小部分。它允许设计师通过快速、准确地解决系统性制造变化来提高物理设计实现阶段的良品率。
图2：基于模型的DMC。
台积电公司(TSMC)认识到了DFM的这个重要方面。“对先进的技术而言，DFM分析很重要，我们的客户通过实现高度可印制的版图获得很大的好处。” TSMC公司设计服务行销总监Kuo Wu表示。“根据TSMC公司的有效精度保证机制，我们与Clear shape公司合作确保他们的模型对于每个工艺节点都具有硅片精确性，我们已经认证了InShape在45纳米技术下的所有层，并将InShape包括在我们的参考流程8.0里面，从而为我们的客户提供具有光刻意识的布线技术。”他补充道。
亚90纳米器件及互连变化
晶体管性能很大程度上取决于多晶硅栅的形状和尺寸以及扩散情况。微小的栅极变化会改变沟道的长度，从而改变Ion和Ioff参数值。晶体管电流相对沟道长度的依赖性呈越来越大的非线性。因此如图3所示，随着工艺节点尺寸的变化，Ion和Ioff电流的可变性越来越大。
图3：由晶体管长度引起的Ion和Ioff变化。
10%的晶体管栅极变化会转换成-15%到+25%的栅极延迟变化，如图3-a所示。在图3-b中甚至可以看到Ioff更糟糕的变化。报告显示，这种变化的影响造成了6%的关键尺寸(CD)变化，所产生漏电流足够导致IDDQ芯片故障。即使扩散和多晶层很小的形状变化也会转换成很大的非线性性能变化。
正如联华电子公司(UMC)的Chien Kuo Wang所说，“对于那样小的几何尺寸，关键尺寸(CD)的差异对时序、漏电功率以及信号完整性都会有非线性的影响…我们控制这些系统性变化的第一步是避免因为可印刷性问题导致灾难性的错误。第二步就是分析这些硅片等高线的变化对电气性能的影响。”
因为光刻导致的变化对时序、功率和噪声具有直接的影响，现有解决方案足以满足亚90纳米设计要求吗？目前的时序验证方法使用“边界案例”分析来估计时序方面的器件电气特性。这些边界案例来源于硅片的理想化测试结构，它们不能反映出由于版图环境产生的系统性形状变异。为了解决系统性变化影响，对多个裸片和晶圆的采样测试获得的+/-3sigma‘案例’必须进一步设定保护带。
保护带不能避免未发现的噪声故障，而准确的器件行为预测对于捕获所有可能的噪声故障很有必要。当前互连中的保护带通常在-20%到+30%之间。在65纳米条件下，当前提取方法所采用的版图寄生参数提取方法并不足以预测器件中的系统性变化以及形状变化所主导的互连延时。
电气DFM
Philippe Magarshack是意法微电子公司前端技术和制造部门副总裁，CAD与设计自动化中心的总经理，他简洁地罗列了对DFM的要求：1)硅片结果以及整个芯片级运行时的精确性，2)OPC工具的独立性以及3)器件和互联的综合电气可变性分析。
他解释说：“我们对DFM解决方案的要求非常严格，因为我们设计的高性能和大批量产品用于许多应用场合，例如移动通信、计算机外设以及消费电子。”
亚90纳米设计要求对时序、功率和信号完整性方面的真正亚90nm效应进行建模、表征和预测。因为互连和晶体管的非线性行为，整个芯片性能对形状的依赖性越来越大，因此要求精确地预测系统性形状变化，以便优化和控制光刻、掩模、蚀刻、RET、OPC和CMP对芯片参数的影响。
就物理DFM和电气DFM而言，这种基于硅片等高线的方法有以下三个方面的好处。
1．通过在设计期间准确确定系统性变化的影响，设计师可以改善参数化良品率和芯片性能。为了实现这一点，设计师需要足够的速度来融入进他们的设计阶段(也就是整个芯片可以在若干个小时内运行，而不是几天或几周)。只有基于模型的预测方法才能足够快地让设计师在设计实现阶段发现热点，并进行实时的设计调整以消除这些热点。这种方法并不将GDSII OPC工具移植到设计师的桌面上。
在最近的一次EDA调查中，来自某个匿名无晶圆半导体公司的设计师对此作了进一步解释，他的观点对这种观念进行了强化“...大多数目前的后OPC等高线仿真每层需要4-7天的时间，在设计阶段这么长的时间是不现实的。”
2．通过发现并修补由于系统性变化引起的时序和漏电流参数热点，设计师可以快速获得想要的可预测能力。对器件和互连硅片电气行为的硅片精确预测可以缩小设计余量，实现速度更快的芯片，并能更早达到时序收敛。
3．设计师可以减少对制造性变化和性能传播的敏感性。对这一点来说，为了获得硅精确性和完整芯片性能，采用针对不同代工厂工艺作了完全校准的模型的闭环DFM方法是关键。
这样一个综合的DFM方法可以实现工艺利用率的最大化。毕竟，这正是转向下一代工艺技术的主要目标。
http://www.eetchina.com/ART_8800509323_480201_TA_6855a964.HTM
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